作为我博客的副产品，我正在这个网站上收集一些与 FPGA 相关的帖子。目前，这些是此处发布的页面：
- 正确 FPGA design的黄金法则
- 电子驱魔: 为什么 FPGAs 有时表现得好像被附身了
- 验证 timing constraints 是否正确
- Crossing clock domains
- Clock domains、 related clocks 和 unrelated clocks
- Metastability 和 clock domain crossing的基础知识
- Clock domain crossing 带数据
- FPGA FIFOs: 从介绍到高级主题
- FPGA FIFOs简介
- FPGA FIFOs: 不同的功能和变体
- Verilog中 single clock FIFOs 的实现
- 通过添加 registers在 FIFOs 上改进 timing
- 初始化 FPGA 和 resets
- FPGA上的Asynchronous resets : 并不像许多人认为的那么容易
- FPGA上的Resets : 同步、异步还是根本不同步?
- logic 用于正确启动和重置 FPGA
- Verilog中的Signed arithmetics : 唯一需要知道的规则
- SDC timing constraints中 set_input_delay 和 set_output_delay 的含义
- set_input_delay 和 set_output_delay constraints上Vivado的 timing analysis
- set_input_delay 和 set_output_delay constraints上Quartus的 timing analysis
- Vivado: 在 synthesis之后找到“最大频率”
- Quartus、 timing closure: 获取简明的 multi-corner timing path 报告
- Quartus: SDC 文件中 derive_pll_clocks 的重要性
- Quartus / Linux: 使用命令行对 FPGA 进行编程
- Quartus: 将 registers 装入 I/O cells
- Partial Reconfiguration 与 Vivado: 主页
- 用 Vivado理解 Partial Reconfiguration
- Partial Reconfiguration 和 Vivado的操作方法
- Xilinx Partial Reconfiguration: Reset 和 decoupling
- Remote Update 与 Vivado上的 Partial Reconfiguration
- 在 Versal APAC FPGAs上使用 FIFOs