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作为我的博客的衍生产物,我在此网站上收集一些与 FPGA 以及其他几个主题相关的文章。目前,已发布页面如下:

• 逻辑设计技巧
• 跨越时钟域
• 时钟域、相关时钟与无关时钟
• 亚稳态与跨时钟域基础
• 跨时钟域传递数据
• 初始化 FPGA 与复位
• FPGA 上的异步复位:并非很多人想的那么简单
• FPGA 上的复位:同步、异步,还是不复位?
• 让 FPGA 正确启动与复位的逻辑
• Verilog 中的算术
• Verilog 中的有符号运算:唯一需要知道的规则
• 在设计中运用 IP 核
• FPGA FIFO:从入门到进阶
• FPGA FIFO 入门
• FPGA FIFO:不同的特性和变体
• 单时钟 FIFO 的 Verilog 实现
• 带 EOF 的 FIFO:防止溢出
• 通过增加寄存器改善 FIFO 的时序
• 多吉比特收发器基础
• 多吉比特收发器(MGT)概览
• FPGA 之间通过多吉比特收发器(MGT)通信的协议列表
• 8b/10b、64b/66b、128b/130b 等编码简介
• PCS:编码、齿轮箱、Tx/Rx 缓冲器等
• PMA:数据的发送与接收
• PMA:OOB 信号、电气空闲等
• MGT 的时钟:基础讲解
• 流量控制:适用于 MGT 的方法与协议
• 约束条件与设计工具控制
• 时序与时序约束
• 时序就是一切
• 逻辑设计中的时序基础
• 时钟周期约束及其时序分析
• 关于时钟周期约束的更多内容
• 时序收敛的艺术
• 时序收敛的策略
• 时钟周期约束与时钟对象
• 使用 Tcl 命令选择逻辑元件
• 时序例外(Timing Exceptions)
• 时序约束(timing constraints)与时钟域交叉
• 多周期路径的时序约束
• 选择 I/O 时序的策略
• I/O 时序约束的 SDC 语法
• 验证时序约束是否正确
• 在 SDC 时序约束中使用通配符与 -hierarchical
• FPGA 作为电子元器件
• 在 I/O 块内使用寄存器
• 源同步输出
• 源同步输入
• 将 01 信号采样用于源同步输入
• FPGA 厂商特有的主题
• 特定于 AMD FPGA(Xilinx)的主题
• Vivado 对 set_input_delay 和 set_output_delay 约束的时序分析
• Vivado 对 set_max_delay 和 set_min_delay 的时序分析
• Vivado:如何在综合后找到“最大频率”
• Vivado:在 Linux 命令行下向 FPGA 进行 bitstream 编程
• 比较 Vivado 的块设计文件
• 部分重配置与 Vivado:主页面
• 理解 Vivado 中的部分重配置
• Vivado 部分重配置实战教程
• Xilinx 部分重配置:复位与解耦
• 在 Vivado 中用部分重配置做远程更新
• 在 Versal ACAP FPGA 上使用 FIFO
• Intel FPGA(Altera)相关专题
• Quartus 中 set_input_delay 与 set_output_delay 约束的时序分析
• Quartus 与时序收敛:生成简洁的多边界(multi-corner)时序路径报告
• Quartus:SDC 文件中 derive_pll_clocks 的重要性
• Quartus / Linux:用命令行给 FPGA 加载程序
• Quartus:把寄存器打包进 I/O 单元
• 通用主题
• FPGA 设计的黄金法则
• 电子驱魔:FPGA 为何有时像被附身了一样
• Xillybus 相关页面索引
• Xillybus 快速入门指南
• 在 Linux 上使用 Xillybus 进行 “Hello, world” 测试
• 在 Microsoft Windows 上使用 Xillybus 进行 “Hello, world” 测试
• Xillybus 自定义 IP 核快速入门指南
• 使用 Xillybus 实现简单的数据采集
• 访问 Xillybus 的设备文件
• 其他主题
• 在 Linux 上复位 USB 设备(并可能控制其电源)
• 线性反馈移位寄存器(LFSR)的 Galois 多项式与 Fibonacci 多项式之间的转换
• 关于 Xillinux 与 Smart Zynq 的页面索引
• 在 Smart Zynq 上从 OV7670 摄像头传感器实现实时显示与视频采集
• 在 Smart Zynq 上通过 I2C 写入 OV7670 摄像头传感器的寄存器
• 把普通耳机接到数字输出引脚上听音乐
• 用 Smart Zynq 控制八个舵机
• 在 Microsoft Windows 电脑上使用 Linux 桌面