이 웹사이트는 제 블로그에서 파생된 곳으로, FPGA 및 몇 가지 다른 주제와 관련된 글들을 모아 두고 있습니다. 현재 이곳에 공개된 페이지는 다음과 같습니다.
- 논리 설계 기법
- 클록 도메인 교차하기
- FPGA 초기화와 리셋
- FPGA에서의 비동기 리셋: 많은 사람이 믿는 것처럼 결코 쉽지 않다
- FPGA에서의 리셋: 동기, 비동기, 아니면 아예 쓰지 않거나?
- FPGA를 제대로 기동하고 리셋하기 위한 로직
- Verilog 에서의 산술 연산
- 설계에서 IP 사용하기
- FPGA FIFO: 입문부터 고급 주제까지
- FPGA FIFO 소개
- FPGA FIFO: 다양한 기능과 변형
- 단일 클록 FIFO의 Verilog 구현
- 오버플로 보호를 위한 EOF 기능의 FIFO
- 레지스터 추가로 FIFO 타이밍 개선하기
- Multi-Gigabit Transceiver(MGT) 기본 개념
- 제약 조건과 설계 도구 제어
- 전자 부품으로서의 FPGA
- FPGA 벤더별 특정 주제
- AMD FPGA(Xilinx)에 특화된 주제
- Vivado의 set_input_delay 및 set_output_delay 제약 조건에 대한 타이밍 분석
- Vivado의 set_max_delay 및 set_min_delay에 대한 타이밍 분석
- Vivado: 합성 후 "최대 주파수" 찾기
- Vivado: Linux 명령줄에서 FPGA 비트스트림 프로그래밍
- Vivado의 블록 디자인 파일 비교하기
- Vivado 부분 재구성(Partial Reconfiguration): 메인 페이지
- Vivado에서 부분 재구성(Partial Reconfiguration) 이해하기
- Vivado에서 부분 재구성(Partial Reconfiguration) 적용 방법
- Xilinx 부분 재구성(Partial Reconfiguration): 리셋과 디커플링
- Vivado에서 부분 재구성(Partial Reconfiguration)을 이용한 Remote Update 구현
- Versal ACAP FPGA 에서 FIFO 사용하기
- Intel FPGA(Altera)에 특화된 주제들
- 일반 주제
- Xillybus 관련 페이지 색인
- Xillybus 빠른 시작 가이드
- Linux에서 Xillybus로 "Hello, world" 테스트
- Microsoft Windows에서 Xillybus로 "Hello, world" 테스트
- 커스텀 Xillybus IP 코어 빠른 시작 가이드
- Xillybus로 하는 간단한 데이터 수집
- Xillybus 디바이스 파일 접근하기
- 기타 주제
- 리눅스에서 USB 장치 리셋하기(그리고 어쩌면 전원 공급 제어까지)
- 선형 궤환 시프트 레지스터(LFSR)의 갈루아(Galois) 다항식과 피보나치(Fibonacci) 다항식 간 변환
- Xillinux 및 Smart Zynq 관련 페이지 색인