내 블로그 에서 파생된 것으로 FPGA 와 관련된 게시물과 이 웹사이트의 몇 가지 다른 주제를 수집하고 있습니다. 현재 여기에 게시된 페이지는 다음과 같습니다.
- logic design을 위한 기술
- Crossing clock domains
- Clock domains, related clocks 및 unrelated clocks
- Metastability 와 clock domain crossing의 기본
- 데이터가 있는Clock domain crossing
- FPGA 및 resets초기화
- FPGA의Asynchronous resets : 많은 사람들이 믿는 것처럼 쉽지 않다
- FPGA의Resets : 동기, 비동기 또는 전혀?
- FPGA를 올바르게 시작하고 재설정하기 위한 logic
- Verilog의 산술
- design에서 IP 사용
- Constraints 및 design tools제어
- Timing 및 timing constraints
- Timing is everything
- logic design에서 timing 의 기본
- clock period constraint 와 timing analysis
- clock period constraint에 대한 추가 정보
- Timing Closure의 예술
- timing closure전략
- clock period constraint및 clock objects
- Tcl 명령을 사용하여 logic elements선택
- Timing exceptions
- Timing constraints 및 clock domain crossing
- multi-cycle paths용Timing constraints
- I/O timing을 위한 전략 선택
- SDC 구문의I/O timing constraints
- timing constraints가 올바른지 확인
- SDC timing constraints에서 wildcards 및 -hierarchical 사용
- 전자 부품으로서의 FPGA
- input / output block내부에서 registers 사용
- Source-synchronous outputs
- Source-synchronous inputs
- source-synchronous inputs와 함께 01-signal sampling 사용
- FPGA 벤더와 관련된 주제
- AMD FPGA (Xilinx)와 관련된 주제
- set_input_delay 및 set_output_delay constraints의Vivado timing analysis
- set_max_delay 및 set_min_delay의Vivado timing analysis
- Vivado: synthesis이후 "최대 주파수" 찾기
- Vivado의 block design 파일 비교
- Partial Reconfiguration 와 Vivado: 메인 페이지
- Vivado로 Partial Reconfiguration 이해하기
- Vivado가 있는 Partial Reconfiguration 에 대한 방법
- Xilinx Partial Reconfiguration: Reset 및 decoupling
- Vivado에 Partial Reconfiguration이 있는Remote Update
- Versal APAC FPGAs에서 FIFOs 사용하기
- Intel FPGA (Altera)와 관련된 주제
- 일반 주제
- Xillybus에 대한 페이지 색인
- Xillybus빠른 시작 가이드
- Linux에서 Xillybus 로 "Hello, world" 테스트
- Windows에서 Xillybus 로 "Hello, world" 테스트
- 맞춤형 Xillybus IP cores에 대한 빠른 시작 가이드
- Xillybus를 사용한 간단한 data acquisition
- Xillybus의 device files에 액세스
- 기타 주제
- Xillinux 및 Smart Zynq에 관한 페이지의 색인 페이지