내 블로그 의 파생물로 이 웹사이트에서 FPGA 와 관련된 일부 게시물을 수집하고 있습니다. 현재 여기에 게시된 페이지는 다음과 같습니다.
- 적절한 FPGA design를 위한 황금률
- 전자 엑소시즘: FPGAs 가 때때로 홀린 것처럼 행동하는 이유
- timing constraints 가 올바른지 확인
- Crossing clock domains
- Clock domains, related clocks 및 unrelated clocks
- Metastability 와 clock domain crossing의 기본
- 데이터가 있는Clock domain crossing
- FPGA FIFOs: 입문서부터 고급 주제까지
- FPGA FIFOs소개
- FPGA FIFOs: 다양한 기능 및 변형
- Verilog에서 single clock FIFOs 구현
- registers를 추가하여 FIFOs 에서 timing 개선
- FPGA 및 resets초기화
- FPGA의Asynchronous resets : 많은 사람들이 믿는 것처럼 쉽지 않다
- FPGA의Resets : 동기, 비동기 또는 전혀?
- FPGA 를 올바르게 시작하고 재설정하기 위한 logic
- Verilog의Signed arithmetics : 알아야 할 유일한 규칙
- SDC timing constraints에서 set_input_delay 와 set_output_delay 의 의미
- set_input_delay 및 set_output_delay constraints의Vivado timing analysis
- set_input_delay 및 set_output_delay constraints의Quartus timing analysis
- Vivado: synthesis이후 "최대 주파수" 찾기
- Quartus, timing closure: 간결한 multi-corner timing path 보고서 얻기
- Quartus: SDC 파일에서 derive_pll_clocks 의 중요성
- Quartus / Linux: 명령줄로 FPGA 프로그래밍
- Quartus: registers 를 I/O cells에 패킹
- Partial Reconfiguration 와 Vivado: 메인 페이지
- Vivado로 Partial Reconfiguration 이해하기
- Vivado가 있는 Partial Reconfiguration 에 대한 방법
- Xilinx Partial Reconfiguration: Reset 및 decoupling
- Vivado에 Partial Reconfiguration 가 있는Remote Update
- Versal APAC FPGAs에서 FIFOs 사용하기