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Partial Reconfiguration 와 Vivado: 메인 페이지

이것은 Vivado 2020.2가 있는 Partial Reconfiguration 에 대한 4개의 튜토리얼 포스트에 대한 메인 페이지이므로 Xilinx의 series-7 FPGAs 이상을 다룹니다.

Xilinx의 사용자 가이드 UG909는 Vivado를 사용하는 Partial Reconfiguration이 있는 프로젝트의 implementation 에 대한 권위 있는 리소스입니다. 이 게시물은 이 문서를 보완하는 것으로 읽어야 하며 절대 대체해서는 안 됩니다.

Xillybus IP core의 도움으로 PCIe 또는 USB 3.x를 통해 부분 bitstreams를 제출하는 방법을 보여주는 또 다른 페이지 도 있습니다.

이 튜토리얼의 첫 번째 게시물은 Vivado 와 FPGA의 reprogramming 자체에 관한 모든 것이 어떻게 작동하는지 설명합니다. 두 번째 게시물은 이에 이어 Partial Reconfiguration이 있는 FPGA project 의 implemention 절차를 간략하게 설명합니다.

세 번째 게시물에서는 FPGA가 bitstream와 함께 로드되는 동안 발생하는 일과 제대로 작동을 재개하는 방법에 대해 설명합니다. 네 번째이자 마지막 게시물은 Remote Update를 구현하는 방법으로 Partial Reconfiguration을 사용하려는 사람들을 위한 것입니다. 해당 게시물은 이 사용 사례에 대한 Vivado의 자연스러운 지원 부족에 대한 가능한 솔루션을 제공합니다. 그림을 완성하기 위해 Vivado가 Out-of-Context (OOC) runs 및 Design CheckPoint (DCP) 파일을 사용하여 Partial Reconfiguration 워크플로를 수행하는 방법도 간략하게 설명합니다.

이 4개의 게시물은 다음과 같습니다.

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