これは、 Partial Reconfiguration と Vivado 2020.2に関する 4 つのチュートリアル投稿のメイン ページであり、 Xilinxの series-7 FPGAs 以降を対象としています。
Xilinxのユーザー ガイド、 UG909は、 Vivadoを使用して Partial Reconfiguration を使用するプロジェクトの implementation に関する信頼できるリソースです。これらの投稿は、このドキュメントを補足するものとして読まれるべきであり、間違いなくそれに代わるものではありません.
Xillybus IP coreの助けを借りて、 PCIe または USB 3.xよりも部分的な bitstreams を送信する方法を示す別のページもあります。
このチュートリアルの最初の投稿では、 Vivado と FPGAの reprogramming 自体に関して、全体がどのように機能するかを説明しています。 2 番目の投稿では、これに続き、 Partial Reconfigurationを使用した FPGA project の implemention の手順の概要を説明します。
3 番目の投稿では、 FPGA に bitstreamがロードされている間に何が起こるか、および正常に動作を再開する方法について説明します。最後の 4 番目の投稿は、 Remote Updateを実装する方法として Partial Reconfiguration を使用したい人を対象としています。その投稿は、このユースケースに対する Vivadoの自然なサポートの欠如に対する可能な解決策を提供します。全体像を完成させるために、 Vivado が Out-of-Context (OOC) runs および Design CheckPoint (DCP) ファイルを使用して Partial Reconfiguration ワークフローを実行する方法についても簡単に説明します。
これらの 4 つの投稿は次のとおりです。