Cette page principale regroupe quatre articles de tutoriel sur la reconfiguration partielle (Partial Reconfiguration) avec Vivado 2020.2. Elle couvre donc les FPGA de la série 7 de Xilinx et les générations ultérieures.
Le guide utilisateur de Xilinx, UG909, est la ressource de référence pour l’implémentation de projets avec reconfiguration partielle sous Vivado. Ces articles doivent être lus en complément de ce document, et en aucun cas comme un substitut.
Il existe également une autre page, qui montre comment envoyer des flux binaires partiels (partial bitstreams) par PCIe ou USB 3.x, à l’aide du cœur d’IP (IP core) Xillybus.
Le premier article de ce tutoriel explique comment tout cela fonctionne, du point de vue de Vivado et de la reprogrammation du FPGA elle-même. Le deuxième article prend le relais et présente la procédure d’implémentation d’un projet FPGA avec reconfiguration partielle.
Le troisième article traite de ce qui se passe pendant que le FPGA est chargé avec un flux binaire, et de la manière de garantir qu’il reprend un fonctionnement correct. Le quatrième et dernier article s’adresse à ceux qui souhaitent utiliser la reconfiguration partielle comme moyen de mettre en œuvre une mise à jour à distance (Remote Update). Cet article propose des solutions possibles face au manque de prise en charge native de ce cas d’utilisation par Vivado. Pour compléter le tableau, il explique aussi brièvement comment Vivado utilise les runs hors contexte (Out-of-Context, OOC) et les fichiers de point de contrôle de conception (Design CheckPoint, DCP) pour mener à bien le processus de reconfiguration partielle.
Ces quatre articles sont :