Esta es la página principal de cuatro entradas de tutorial sobre la reconfiguración parcial (partial reconfiguration) con Vivado 2020.2 y, por tanto, cubre las FPGA de la serie 7 de Xilinx y posteriores.
La guía de usuario de Xilinx, UG909, es el recurso de referencia para la implementación de proyectos con reconfiguración parcial mediante Vivado. Estas entradas deben leerse como complemento de ese documento y, desde luego, no como sustituto del mismo.
También hay otra página, que muestra cómo enviar flujos de bits parciales (partial bitstreams) a través de PCIe o USB 3.x con la ayuda del núcleo de IP (IP core) de Xillybus.
La primera entrada de este tutorial explica cómo funciona todo el asunto, tanto en lo que respecta a Vivado como a la propia reprogramación de la FPGA. La segunda entrada da continuación a esto y describe el procedimiento para la implementación de un proyecto FPGA con reconfiguración parcial.
La tercera entrada analiza qué ocurre mientras se está cargando la FPGA con un flujo de bits (bitstream), y cómo garantizar que reanude su funcionamiento correctamente. La cuarta y última entrada está pensada para quienes quieran utilizar la reconfiguración parcial como vía para implementar la actualización remota (Remote Update). Esa entrada ofrece posibles soluciones ante la falta de soporte natural de Vivado para este caso de uso. Para completar el panorama, también explica brevemente cómo usa Vivado las ejecuciones fuera de contexto (Out-of-Context, OOC) y los archivos de punto de control de diseño (Design CheckPoint, DCP) para llevar a cabo el flujo de trabajo de la reconfiguración parcial.
Estas cuatro entradas son: