Dies ist die Hauptseite zu vier Tutorial-Beiträgen über partielle Rekonfiguration (Partial Reconfiguration) mit Vivado 2020.2. Sie behandelt damit Xilinx' Series-7-FPGAs und spätere Generationen.
Xilinx' Benutzerhandbuch, UG909, ist die maßgebliche Referenz für die Implementierung von Projekten mit partieller Rekonfiguration mithilfe von Vivado. Diese Beiträge sollten als Ergänzung zu diesem Dokument gelesen werden, keinesfalls jedoch als Ersatz dafür.
Es gibt außerdem eine weitere Seite, die zeigt, wie man partielle Bitströme (Partial Bitstreams) über PCIe oder USB 3.x an das FPGA übergibt, und zwar mithilfe des Xillybus-IP-Cores (IP core).
Der erste Beitrag dieses Tutorials erklärt, wie das Ganze funktioniert – also was Vivado betrifft und wie das FPGA selbst umprogrammiert wird. Der zweite Beitrag knüpft daran an und beschreibt das Vorgehen für die Implementierung eines FPGA-Projekts mit partieller Rekonfiguration (Partial Reconfiguration).
Der dritte Beitrag behandelt, was beim Laden eines Bitstroms (Bitstream) in das FPGA passiert und wie man sicherstellt, dass es seinen Betrieb ordnungsgemäß wieder aufnimmt. Der vierte und letzte Beitrag richtet sich an diejenigen, die partielle Rekonfiguration als Weg für Remote-Updates nutzen möchten. Dieser Beitrag stellt mögliche Lösungen dafür vor, dass Vivado diesen Anwendungsfall nicht ohne Weiteres unterstützt. Zur Abrundung wird außerdem kurz erklärt, wie Vivado Out-of-Context-Runs (OOC) und Design-Checkpoint-Dateien (DCP) einsetzt, um den Arbeitsablauf der partiellen Rekonfiguration umzusetzen.
Die vier Beiträge sind: