ブログからのスピンオフとして、この Web サイトで FPGA に関連するいくつかの投稿を収集しています。現在、公開されているページは次のとおりです。
- 適切な FPGA designのゴールデン ルール
- 電子悪魔祓い: FPGAs が所有されているかのように振る舞うことがある理由
- timing constraints が正しいことの検証
- Crossing clock domains
- Clock domains、 related clocks 、 unrelated clocks
- Metastability と clock domain crossingの基本
- Clock domain crossing とデータ
- FPGA FIFOs: 入門から高度な話題まで
- FPGA FIFOsの紹介
- FPGA FIFOs: さまざまな機能とバリエーション
- Verilogでの single clock FIFOs の実装
- registersの追加による FIFOs 上の timing の改善
- FPGA と resetsの初期化
- FPGA上のAsynchronous resets : 多くの人が信じているほど簡単ではない
- FPGA上のResets : 同期、非同期、またはまったくない?
- FPGA を適切に起動およびリセットするための logic
- VerilogのSigned arithmetics : 知っておくべき唯一のルール
- SDC timing constraintsにおける set_input_delay と set_output_delay の意味
- set_input_delay および set_output_delay constraints上のVivadoの timing analysis
- set_input_delay および set_output_delay constraints上のQuartusの timing analysis
- Vivado: synthesis後の「最大周波数」を見つける
- Quartus、 timing closure: 簡潔な multi-corner timing path レポートの取得
- Quartus: SDC ファイルにおける derive_pll_clocks の重要性
- Quartus / Linux: コマンドラインで FPGA をプログラミングする
- Quartus: registers を I/O cellsにパッキング
- Partial Reconfiguration と Vivado: メインページ
- Partial Reconfiguration と Vivadoを理解する
- Vivadoを使用した Partial Reconfiguration のハウツー
- Xilinx Partial Reconfiguration: Reset と decoupling
- Vivadoに Partial Reconfiguration を搭載したRemote Update
- Versal APAC FPGAsで FIFOs を使用する