私のブログからのスピンオフとして、この Web サイト上の FPGA およびその他のいくつかのトピックに関連する投稿をいくつか集めています。現在、ここで公開されているページは次のとおりです。
- logic designのテクニック
- Crossing clock domains
- Clock domains、 related clocks 、 unrelated clocks
- Metastability と clock domain crossingの基本
- Clock domain crossing とデータ
- FPGA と resetsの初期化
- FPGA上のAsynchronous resets : 多くの人が信じているほど簡単ではない
- FPGA上のResets : 同期、非同期、またはまったくない?
- FPGA を適切に起動およびリセットするための logic
- Verilogの算術演算
- designでの IP の使用
- Constraints と design toolsの制御
- Timing および timing constraints
- Timing is everything
- logic designにおける timing の基礎
- clock period constraint とその timing analysis
- clock period constraintの詳細
- Timing Closureのアート
- timing closureの戦略
- clock period constraint、 clock objects
- Tcl コマンドを使用して logic elementsを選択する
- Timing exceptions
- Timing constraints および clock domain crossing
- multi-cycle paths用Timing constraints
- I/O timingの戦略の選択
- SDC 構文のI/O timing constraints
- timing constraints が正しいことの検証
- SDC timing constraintsでの wildcards と -hierarchical の使用
- 電子部品としての FPGA
- input / output block内での registers の使用
- Source-synchronous outputs
- Source-synchronous inputs
- 01-signal sampling と source-synchronous inputsの使用
- FPGA ベンダーに固有のトピック
- AMD FPGA (Xilinx)に固有のトピック
- set_input_delay および set_output_delay constraints上のVivadoの timing analysis
- set_max_delay および set_min_delay上のVivadoの timing analysis
- Vivado: synthesis後の「最大周波数」を見つける
- Vivadoの block design ファイルの比較
- Partial Reconfiguration と Vivado: メインページ
- Partial Reconfiguration と Vivadoを理解する
- Vivadoを使用した Partial Reconfiguration のハウツー
- Xilinx Partial Reconfiguration: Reset および decoupling
- Vivadoに Partial Reconfiguration を搭載したRemote Update
- Versal APAC FPGAsで FIFOs を使用する
- Intel FPGA (Altera)に固有のトピック
- 一般的なトピック
- Xillybusに関するページの索引
- Xillybusのクイック スタート ガイド
- Linux上の Xillybus を使用した「Hello, world」テスト
- Windows上の Xillybus を使用した「Hello, world」テスト
- カスタム Xillybus IP coresのクイック スタート ガイド
- シンプルな data acquisition と Xillybus
- Xillybusの device filesへのアクセス
- その他のトピック
- Xillinux および Smart Zynqに関するページのインデックス ページ