この 3 ページのシリーズでは、 FPGA design 内に複数の clock がある場合 (よくあるケース) と、異なる clocks と同期している logic がどのように相互作用するかについて説明します。場合によっては、 clocks が関連している場合、特別な注意は必要ありません。ただし、 clocks が無関係の場合、話はさらに複雑になります。
何らかの方法で、 FPGA design ツールが clocks間の実際の関係を反映する方法で timings constraints を適用することが重要であり、さらに重要なのは、 logic がこれらの clocksをどのように扱うかです。
これらすべては、次の 3 つのページで説明されています。