Esta serie de tres páginas explica qué ocurre cuando en un diseño FPGA hay más de un reloj (lo cual es bastante habitual), y cómo debe interactuar la lógica que es síncrona con relojes distintos. En algunos casos, cuando los relojes son relacionados (related clocks), no hace falta prestar mucha atención especial. Sin embargo, cuando los relojes son no relacionados (unrelated clocks), la cosa se complica.
De un modo u otro, es importante que las herramientas de diseño FPGA apliquen las restricciones de temporización (timing constraints) de manera que reflejen las relaciones reales entre los relojes y, lo que es aún más importante, cómo trabaja la lógica con esos relojes.
Todo esto se trata en estas tres páginas: