Diese Serie von drei Seiten behandelt, was passiert, wenn in einem FPGA-Entwurf mehr als ein Takt verwendet wird (was häufig der Fall ist), und wie Logik, die mit verschiedenen Takten synchron ist, miteinander umgehen sollte. In manchen Fällen, wenn die Takte verwandte Takte (related clocks) sind, ist keine besondere Aufmerksamkeit nötig. Wenn die Takte dagegen nicht verwandte Takte (unrelated clocks) sind, wird die Sache komplizierter.
Wie auch immer: Es ist wichtig, dass die FPGA-Entwurfswerkzeuge Timing-Constraints (timing constraints) so anwenden, dass die tatsächlichen Beziehungen zwischen den Takten widergespiegelt werden. Noch wichtiger ist, wie die Logik diese Takte behandelt.
All dies wird auf diesen drei Seiten behandelt: