Cette série de trois pages aborde ce qui se passe lorsqu’une conception FPGA comprend plus d’une horloge (ce qui est souvent le cas), et comment la logique synchrone des différentes horloges doit interagir. Dans certains cas, lorsque les horloges sont liées (related clocks), il n’y a pas beaucoup d’attention particulière à porter. En revanche, lorsque les horloges sont non liées (unrelated clocks), l’histoire se complique.
Quoi qu’il en soit, il est important que les outils de conception FPGA appliquent des contraintes temporelles (timing constraints) d’une manière qui reflète les relations réelles entre les horloges et, plus encore, la façon dont la logique traite ces horloges.
Tout cela est abordé dans ces trois pages :