本系列三篇文章讨论的是 FPGA 设计中存在多个时钟(这是很常见的情况)时会发生什么,以及由不同时钟驱动的逻辑之间应如何交互。在某些情况下,当时钟是相关时钟(related clocks)时,并不需要特别关注太多。然而,当时钟是无关时钟(unrelated clocks)时,问题就会变得更加复杂。
不管怎么说,FPGA 设计工具在所施加的时序约束(timing constraints)上,应当反映出时钟之间的实际关系,这一点非常重要;而更重要的是,逻辑设计如何看待这些时钟。
这些内容将在以下三页中讨论: