Crossing clock domains

这一系列三页讨论了当 FPGA design 中存在多个 clock 时会发生什么（这种情况经常发生），以及与不同 clocks 同步的 logic 应该如何交互。在某些情况下，当 clocks 相关时，不需要特别注意。然而，当 clocks 不相关时，故事变得更加复杂。

这样或那样，重要的是 FPGA design 工具以反映 clocks之间实际关系的方式应用 timings constraints ，更重要的是， logic 如何处理这些 clocks。

所有这些都在这三个页面中讨论：

• Clock domains、 related clocks 和 unrelated clocks
• Metastability 和 clock domain crossing的基础知识
• Clock domain crossing 带数据