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FPGA と resetsの初期化

FPGAの適切で信頼性の高い動作を確保するために、 resets またはその他の方法で FPGA を初期化する必要があります。しかし、このトピックはしばしば無視され、 Verilog または VHDLでのコード パターンの使用に還元されます。 resetがあれば、他のすべての人が使用する方法で使用されていれば、すべて問題ないという誤った信念があります。

この一連の 3 ページは、このトピックに関する主な考慮事項の概要を説明する試みです。

最初のページでは、 asynchronous resets の一般的な使用法がせいぜい部分的にしか機能しない理由を説明しています。 asynchronous resets をまったく使用しない場合は、安全にスキップできます。

2 ページ目では、 synchronous resets と asynchronous resets、および logicを初期化するためのその他のオプションについて説明します。

3 番目のページでは、より実用的なアプローチを採用しており、 powerup の後に FPGA を正しく起動するための reset controller と、ユーザーによる reset の要求 (例: reset button) への応答として reset controller を提案しています。

繰り返しになりますが、これらは 3 つのページで、それぞれのタイトルにリンクされています。

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