需要通过 resets 或其他方式对 FPGA 进行初始化，以保证 FPGA的正常可靠运行。然而，这个话题经常被忽视，并被简化为在 Verilog 或 VHDL中使用代码模式，错误地认为如果有 reset，并且按照其他人的方式使用它，一切都很好。
本系列共三页，旨在概述有关该主题的主要考虑因素。
第一页解释了为什么 asynchronous resets 的常见用法充其量只能部分起作用。那些根本不使用 asynchronous resets 的人可以放心地跳过它。
第二页讨论了 synchronous resets 与 asynchronous resets，以及用于初始化 logic的其他选项。
第三页采用更实用的方法，并建议 reset controller 用于在 powerup 之后正确启动 FPGA 以及响应用户对 reset 的请求（例如 reset button）。
所以再一次，这些是三个页面，作为标题的链接：