Es necesario inicializar una FPGA mediante resets o de otras maneras, para garantizar su funcionamiento correcto y fiable. Sin embargo, este tema suele pasarse por alto y queda reducido a usar patrones de código en Verilog o VHDL, con la falsa creencia de que, si hay un reset y se usa como lo hace todo el mundo, todo funciona correctamente.
Esta serie de tres páginas pretende esbozar las principales consideraciones sobre este tema.
La primera página explica por qué el uso común de los resets asíncronos (asynchronous resets) solo funciona de manera parcial en el mejor de los casos. Quienes no usen resets asíncronos en absoluto pueden omitirla sin problema.
La segunda página trata los resets síncronos (synchronous resets) frente a los resets asíncronos (asynchronous resets), así como otras opciones para inicializar la lógica.
La tercera página adopta un enfoque más práctico y propone un controlador de reset para arrancar la FPGA correctamente después del encendido, así como en respuesta a una petición de reset por parte del usuario (por ejemplo, un botón de reset).
Así que, una vez más, estas son las tres páginas, con sus títulos como enlaces: