本页面是四篇关于使用 Vivado 2020.2 进行部分重配置(Partial Reconfiguration)的教程文章的主页面。因此,其内容覆盖 Xilinx 的 7 系列及之后的 FPGA。
Xilinx 的用户指南 UG909 是使用 Vivado 实现含部分重配置工程的权威参考资料。这四篇文章应当作为该文档的补充来阅读,而绝不能取代它。
此外,这个页面展示了如何借助 Xillybus IP 核(IP core),通过 PCIe 或 USB 3.x 接口把部分比特流(partial bitstream)送入 FPGA。
本教程的第一篇从 Vivado 以及 FPGA 自身的重新编程机制出发,解释了整个部分重配置的工作原理。第二篇紧接这一主题,概述了启用部分重配置的 FPGA 工程的实现流程。
第三篇讨论了 FPGA 被加载比特流(bitstream)期间会发生什么,以及如何确保 FPGA 之后能够正确恢复正常运行。第四篇,也就是最后一篇,是为那些希望把部分重配置用作远程更新(Remote Update)实现手段的读者准备的。该文针对 Vivado 对这一使用场景缺乏原生支持的问题,给出了几种可行的解决方案。为了把整个来龙去脉说完整,该文还简要说明了 Vivado 如何借助 Out-of-Context(OOC)运行和 Design CheckPoint(DCP)文件来完成部分重配置工作流。
这四篇文章分别是: