Como complemento derivado de mi blog, estoy recopilando en este sitio web algunas entradas relacionadas con FPGA y algunos otros temas. Actualmente, estas son las páginas publicadas aquí:
- Técnicas de diseño lógico
- Cruce de dominios de reloj
- Dominios de reloj, relojes relacionados y relojes no relacionados
- Metaestabilidad y fundamentos del cruce de dominios de reloj
- Cruce de dominios de reloj con datos
- Inicialización de una FPGA y resets
- Resets asíncronos en FPGA: no es tan fácil como muchos creen
- Resets en FPGA: ¿síncronos, asíncronos o ninguno?
- La lógica para arrancar y resetear una FPGA correctamente
- Aritmética en Verilog
- Uso de IP en el diseño
- FIFO FPGA: de la introducción a temas avanzados
- Introducción a las FIFO FPGA
- FIFO FPGA: funciones y variantes
- Implementación de FIFO de reloj único en Verilog
- FIFO con EOF para protección contra desbordamientos
- Mejorar la temporización de las FIFO añadiendo registros
- Los fundamentos de los transceptores multigigabit
- Transceptores multigigabit: una visión general
- Lista de protocolos de comunicación entre FPGAs con transceptores multigigabit
- Una breve introducción a la codificación 8b/10b, 64b/66b, 128b/130b, etc.
- El PCS: codificación, gearboxes, búferes Tx/Rx y más
- El PMA: transmisión y recepción de datos
- El PMA: señales OOB, reposo eléctrico, etc.
- La generación de relojes en un MGT: explicación de los fundamentos
- Control de flujo: métodos y protocolos para su uso con MGT
- Restricciones y control de las herramientas de diseño
- Temporización y restricciones de temporización
- La temporización lo es todo
- Fundamentos de temporización en el diseño lógico
- La restricción del periodo de reloj y su análisis de tiempos
- Más sobre la restricción del periodo de reloj
- El arte del cierre de temporización
- Estrategias para el cierre de temporización
- La restricción del periodo de reloj y los objetos de reloj
- Uso de comandos Tcl para seleccionar elementos lógicos
- Excepciones de temporización
- Restricciones de temporización y cruce de dominios de reloj
- Restricciones de temporización para caminos multicycle
- Elección de la estrategia para la temporización de E/S
- Restricciones de temporización de E/S en sintaxis SDC
- Validación de que las restricciones de temporización son correctas
- Uso de comodines y -hierarchical en las restricciones de temporización SDC
- La FPGA como componente electrónico
- Uso de registros dentro del bloque de E/S
- Salidas síncronas de fuente
- Entradas síncronas de fuente
- Uso del muestreo de señal 01 con entradas síncronas de fuente
- Temas específicos de los fabricantes de FPGA
- Temas específicos de las FPGA de AMD (Xilinx)
- El análisis de temporización de Vivado de las restricciones set_input_delay y set_output_delay
- El análisis de temporización de Vivado de las restricciones set_max_delay y set_min_delay
- Vivado: Cómo encontrar la «frecuencia máxima» después de la síntesis
- Vivado: Programación de la FPGA con bitstream desde la línea de comandos de Linux
- Vivado: Comparación de los archivos de diseño de bloque
- Reconfiguración parcial con Vivado: Página principal
- Entender la reconfiguración parcial con Vivado
- Guía práctica: reconfiguración parcial con Vivado
- Reconfiguración parcial en Xilinx: reset y desacoplamiento
- Actualización remota con reconfiguración parcial en Vivado
- Uso de FIFOs en FPGAs Versal ACAP
- Temas específicos de FPGA de Intel (Altera)
- Análisis de tiempos de Quartus sobre las restricciones set_input_delay y set_output_delay
- Quartus, cierre de tiempos: Cómo obtener un informe conciso de caminos críticos en varias esquinas
- Quartus: La importancia de derive_pll_clocks en el archivo SDC
- Quartus / Linux: Programación de la FPGA desde la línea de comandos
- Quartus: Empaquetado de registros en las celdas de entrada/salida
- Temas generales
- Las reglas de oro para el buen diseño FPGA
- Exorcismo electrónico: por qué a veces las FPGA se comportan como si estuvieran poseídas
- Índice de páginas sobre Xillybus
- Guía de inicio rápido para Xillybus
- La prueba «Hola, mundo» con Xillybus en Linux
- La prueba «Hola, mundo» con Xillybus en Microsoft Windows
- Guía de inicio rápido para núcleos IP personalizados de Xillybus
- Adquisición de datos sencilla con Xillybus
- Acceso a los archivos de dispositivo de Xillybus
- Otros temas
- Reiniciar un dispositivo USB en Linux (y quizá controlar su alimentación)
- Conversión entre polinomios de Galois y de Fibonacci de un registro de desplazamiento con realimentación lineal (LFSR)
- Índice de las páginas sobre Xillinux y Smart Zynq
- Vista en directo y captura de vídeo de un sensor de cámara OV7670 con Smart Zynq
- Escritura en los registros del sensor de cámara OV7670 mediante I2C con Smart Zynq
- Conexión de unos auriculares normales a un pin de salida digital para escuchar música
- Control de ocho servomotores con Smart Zynq
- Usar el escritorio de Linux en un ordenador con Microsoft Windows