Dans le prolongement de mon blog, je rassemble sur ce site quelques articles consacrés aux FPGA et à quelques autres sujets. Pour l'instant, voici les pages publiées :
- Techniques de conception logique
- Franchissement de domaines d’horloge
- Domaines d’horloge, horloges liées et horloges non liées
- Métastabilité et bases du franchissement de domaine d’horloge
- Franchissement de domaine d’horloge avec des données
- Initialisation d’un FPGA et des signaux de reset
- Les resets asynchrones sur FPGA : pas aussi simples qu’on le croit
- Les resets sur FPGA : synchrones, asynchrones ou pas du tout ?
- La logique pour bien démarrer et réinitialiser un FPGA
- Arithmétique en Verilog
- Utilisation d’IP dans la conception
- FIFO FPGA : de l’introduction aux sujets avancés
- Introduction aux FIFO FPGA
- FIFO FPGA : différentes fonctionnalités et variantes
- Implémentation de FIFO à horloge unique en Verilog
- FIFO avec EOF pour se protéger des débordements
- Améliorer le timing des FIFO en ajoutant des registres
- Les bases des transcepteurs multi-gigabits
- Transcepteurs multi-gigabits : une vue d'ensemble
- Liste des protocoles de communication entre FPGA avec des transcepteurs multi-gigabits
- Brève introduction au codage 8b/10b, 64b/66b, 128b/130b, etc.
- Le PCS : codage, modules de conversion de largeur (gearboxes), tampons Tx/Rx et plus encore
- Le PMA : transmission et réception des données
- Le PMA : signaux OOB, repos électrique, etc.
- La génération des horloges d'un MGT : les bases expliquées
- Contrôle de flux : méthodes et protocoles pour MGT
- Contraintes et pilotage des outils de conception
- Le timing et les contraintes temporelles
- Tout est une question de timing
- Les fondamentaux du timing en conception logique
- La contrainte de période d’horloge et son analyse temporelle
- En savoir plus sur la contrainte de période d’horloge
- L’art de la convergence temporelle
- Stratégies pour la convergence temporelle
- La contrainte de période d’horloge et les objets d’horloge
- Utiliser les commandes Tcl pour sélectionner des éléments logiques
- Exceptions de timing
- Contraintes temporelles et changement de domaine d’horloge
- Contraintes temporelles pour les chemins multicycles
- Choisir la stratégie pour le timing des entrées-sorties (I/O)
- Les contraintes temporelles d’entrées-sorties en syntaxe SDC
- Valider que les contraintes temporelles sont correctes
- Utiliser les caractères génériques et -hierarchical dans les contraintes temporelles SDC
- Le FPGA en tant que composant électronique
- Utiliser les registres internes du bloc d'E/S
- Sorties synchrones à la source
- Entrées synchrones à la source
- Utiliser l'échantillonnage du signal 01 pour les entrées synchrones à la source
- Sujets spécifiques aux fournisseurs de FPGA
- Sujets spécifiques aux FPGA AMD (Xilinx)
- Analyse temporelle par Vivado des contraintes set_input_delay et set_output_delay
- Analyse temporelle par Vivado des contraintes set_max_delay et set_min_delay
- Vivado : déterminer la « fréquence maximale » après la synthèse
- Vivado : programmer le FPGA en ligne de commande Linux
- Comparer les fichiers de block design de Vivado
- Reconfiguration partielle avec Vivado : page principale
- Comprendre la reconfiguration partielle avec Vivado
- Guide pratique de la reconfiguration partielle avec Vivado
- Reconfiguration partielle chez Xilinx : remise à zéro et découplage
- Mise à jour à distance (Remote Update) avec la reconfiguration partielle sous Vivado
- Utiliser des FIFO sur les FPGA Versal ACAP
- Sujets spécifiques aux FPGA Intel (Altera)
- L'analyse temporelle des contraintes set_input_delay et set_output_delay sous Quartus
- Quartus, convergence temporelle : obtenir un rapport concis des chemins temporels multi-corner
- Quartus : l'importance de derive_pll_clocks dans le fichier SDC
- Quartus / Linux : Programmer le FPGA en ligne de commande
- Quartus : Placer les registres dans les cellules d'E/S
- Généralités
- Les règles d’or d’une bonne conception FPGA
- Exorcisme électronique : pourquoi les FPGA se comportent parfois comme s’ils étaient possédés
- Index des pages sur Xillybus
- Guide de démarrage rapide avec Xillybus
- Le test « Hello, world » avec Xillybus sous Linux
- Le test « Hello, world » avec Xillybus sous Microsoft Windows
- Guide de démarrage rapide pour les cœurs IP personnalisés Xillybus
- Acquisition de données simple avec Xillybus
- Accéder aux fichiers de périphérique de Xillybus
- Autres sujets
- Réinitialiser un périphérique USB sous Linux (et éventuellement piloter son alimentation)
- Conversion entre polynômes de Galois et de Fibonacci d’un registre à décalage à rétroaction linéaire (LFSR)
- Page d'index des pages consacrées à Xillinux et Smart Zynq
- Vue en direct et capture vidéo depuis un capteur de caméra OV7670 avec Smart Zynq
- Écrire dans les registres du capteur de caméra OV7670 via I2C avec Smart Zynq
- Connecter un casque audio ordinaire à une broche de sortie numérique et écouter de la musique
- Piloter huit servomoteurs avec Smart Zynq
- Utiliser un bureau Linux sur un ordinateur Microsoft Windows