이 연재는 세 페이지로 구성되어 있으며, FPGA 설계에 클록이 여러 개 있을 때(흔히 그렇습니다) 어떤 일이 벌어지고, 서로 다른 클록에 동기화된 로직이 어떻게 상호작용해야 하는지를 다룹니다. 클록이 서로 관련 클록(related clocks)인 경우에는 특별히 신경 쓸 일이 많지 않습니다. 그러나 클록이 비관련 클록(unrelated clocks)이라면 이야기는 훨씬 복잡해집니다.
어느 쪽이든, FPGA 설계 도구가 클록 사이의 실제 관계를 반영하는 방식으로 타이밍 제약 조건(timing constraints)을 적용하도록 하는 것이 중요하며, 더 중요한 것은 로직이 이 클록들을 어떻게 취급하는지입니다.
이 모든 내용을 다음 세 페이지에서 다룹니다.