この全 3 ページのシリーズでは、FPGA 設計に複数のクロックが存在する場合(これはよくあります)に何が起こるのか、そして異なるクロックに同期するロジック同士がどのように相互作用すべきかを解説します。場合によっては、クロック同士が関連クロック(related clocks)であれば、特別な注意はあまり必要ありません。しかし、無関係クロック(unrelated clocks)同士の場合は、話はもっと複雑になります。
いずれにしても、FPGA 設計ツールが、クロック間の実際の関係を反映したタイミング制約(timing constraints)を適用することが重要です。さらに重要なのは、ロジックがそれらのクロックをどのように扱っているかを反映させることです。
これらのすべてを、以下の 3 ページで解説します。