ここは、Vivado 2020.2 での部分再構成(Partial Reconfiguration)に関するチュートリアル連載、全 4 回のメインページです。対象は Xilinx の 7 シリーズ FPGA 以降です。
Vivado で部分再構成を使うプロジェクトを実装する際の正式なリファレンスは、Xilinx のユーザーガイド、UG909 です。本連載は、このマニュアルを補足するものとしてお読みください。決してその代わりになるものではありません。
また、Xillybus IP コア(IP core)を使用して部分ビットストリーム(partial bitstream)を PCIe または USB 3.x 経由で送る方法を示す別のページもあります。
最初の記事では、Vivado の動作と FPGA の再プログラミング自体を含め、この仕組み全体がどのように機能するかを説明します。第 2 回はその続きとして、部分再構成を伴う FPGA プロジェクトの実装手順を概説します。
第 3 回では、FPGA へのビットストリームのロード中に何が起こるか、そしてロジックが正しく動作を再開することをどう保証するかを扱います。第 4 回(最終回)は、部分再構成をリモートアップデート(Remote Update)の実装手段として使いたい方向けです。Vivado にはこの用途を自然にサポートする仕組みがないため、この回では実際に使える代替策を紹介します。また、全体像を補足するため、Vivado が部分再構成のワークフローを進める際に Out-of-Context(OOC)ランとデザインチェックポイント(Design CheckPoint、DCP)ファイルをどう使うかについても簡単に説明します。
この 4 つの記事は次のとおりです。