FPGA의 안정적이고 신뢰할 수 있는 동작을 보장하려면 리셋이나 다른 방식을 통해 FPGA를 초기화하는 것이 필요합니다. 그런데도 이 주제는 자주 무시되며, 리셋이란 것이 존재하고 다른 사람들이 하는 방식대로 사용한다면 모든 것이 문제없을 것이라는 잘못된 믿음과 함께 Verilog나 VHDL의 코드 패턴을 쓰는 일로 축소되어 버립니다.
이 세 페이지로 이루어진 시리즈는 이 주제에 대한 주요 고려 사항을 정리하려는 시도입니다.
첫 페이지에서는 비동기 리셋(asynchronous reset)을 흔히 쓰는 방식으로 사용해도 기껏해야 부분적으로만 동작하는 이유를 설명합니다. 비동기 리셋(asynchronous reset)을 전혀 사용하지 않는 분이라면 이 페이지를 건너뛰어도 무방합니다.
두 번째 페이지에서는 동기 리셋(synchronous reset)과 비동기 리셋(asynchronous reset)을 비교하고, 로직을 초기화하는 다른 선택지에 대해서도 다룹니다.
세 번째 페이지는 좀 더 실용적인 접근을 취하여, 전원 투입 후 FPGA를 올바르게 기동시키고 사용자의 리셋 요청(예: 리셋 버튼)에 응답하기 위한 리셋 컨트롤러를 제안합니다.
그러므로 다시 한 번, 다음이 제목이 링크로 연결된 세 페이지입니다: