タイミングこそがすべて

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その報酬は、心の平穏です

タイミング、特にタイミング制約(timing constraints)は、FPGA 設計者にとって大きな難関です。タイミングは理解が難しいというだけではありません。本当の難関は、FPGA 設計に取り組んでいる間、何もかもが正しく動作しているがゆえに、このテーマ全体を無視したいという誘惑に打ち勝つことです。目に見える問題がないときに設計に満足してしまう罠には、あまりにも簡単に陥ってしまいます。

FPGA 設計者の中には、自分の設計にタイミング面での不足があると分かっていながら、「そんなことはどうでもいい、回路は時計仕掛けのように動いているから」と言う人がいても、珍しくありません。実際、その時点ではタイミングをきちんと確認することは、時間の無駄に思えるかもしれません。新しい機能の開発をどんどん進めたいマネージャーは、プロジェクトに目に見える進捗がない数週間を快く思わないでしょう。しかも、設計のタイミングをきちんと調査すると、解決が難しいかもしれない問題が見つかることがあります。外から見ている人には、存在しない問題をわざわざ作り出して、貴重な時間を費やしているように映るかもしれません。

実際のところ、タイミングを無視する戦略は短期的には成功することがよくあります。しかし、このテーマへの注意が不十分だと、最も頭の痛い問題につながることがよくあります。しかも、そうした問題は、最も都合の悪い瞬間に発生する傾向があります。たとえば、最終受入試験中に、数時間に一度だけ回路が故障することがあります。全温度範囲でシステムを試験しているときに起こるかもしれません。あるいは、それよりも悪いケースとして、製品リリースから数年経ってから顧客からの苦情が届き始めることがあります。苦情の原因を突き止めようと必死に調査した結果、その製品に使われている FPGA が異なる製造ロットのものであることが判明します。すべての FPGA がデータシートの要件を満たしているにもかかわらず、シリコンの特性の違いが原因で、新しい FPGA はわずかに異なる動作をするのです。

FPGA は、こうした事例のせいで悪い評判を得てしまいました。しかし、タイミングがきちんと処理されていれば、このようなことは起こらないと確信してよいでしょう。設計が正しく行われていれば、FPGA は非常に信頼できるものです。

ですから、自分のためだと思って、ぜひ時間を取ってタイミングについて学んでください。そして、その知識を常に活用するようにしてください。そうすれば、何かを変更するたびに設計で思いがけないことが起こるのではないかという絶え間ない不安から解放されます。また、現れたり消えたりするバグを延々と追いかける苦労からも解放されます。そして何より、FPGA を頼りがいのある、盤石な部品として考えられるようになるでしょう。

タイミング制約の重要性

FPGA のロジックが確実に動作するには、FPGA 設計のすべての同期要素(synchronous element)でタイミング要件が満たされていなければなりません。これを保証するためには、考えられるすべてのパス(path)を検証する必要があります。単純なロジック設計でも、これらの計算をすべて手で行うことは不可能です。

したがって、すべてのタイミング要件が満たされていることを保証するのは、ツールの役目です。そのためには、ツールが必要な計算を行うのに必要な情報をすべて受け取っていなければなりません。たとえば、ツールはすべてのクロックの周波数と、外部部品がタイミングに関してどのように動作するかを知る必要があります。この情報はタイミング制約としてツールに与えられます。タイミング制約は通常、特別な構文を持つテキストファイルで構成されます。

タイミング制約が誤って書かれていたり、必要な情報を網羅していなかったりすると、ツールはロジック設計の確実な動作を保証する手段を持ちません。ツールはタイミング制約で与えられた情報に依存するので、その情報が不正確または不完全であれば、ツールが行うタイミング計算も不正確または不完全になります。タイミング制約の書き方を誤ることは、FPGA が不安定に動作する一般的な原因です。

つまり、ツールとの間には次のような暗黙の合意があります。タイミングについてツールが知る必要のあるすべてをツールに伝え、ツールは設計内にタイミング違反(timing violation)がないことを確認する、というものです。

しかし、ツールがタイミング違反を回避できないこともあります。その場合、ツールはその旨の警告メッセージを出します。これはエラーではなく単なる警告なので、FPGA ツールは FPGA にロードできるビットストリーム(bitstream)ファイルの生成を続けます。したがって、タイミング制約の達成をツールが確認したかどうかを、常に検証することが重要です。この確認は通常、「All timing constraints are met」のようなメッセージとして表示されます。

しかし、タイミング制約だけの問題ではない

あなたと FPGA ソフトウェアの間の暗黙の合意は、実際にはもっと広範です。FPGA 設計がどうあるべきかに関するいくつかのルールをあなたが守り、ツールが FPGA の故障を防ぐことを保証する、というものです。しかし、そのルールを破れば、ツールは仕返しをしてきます。

タイミングを正しく整えることは、こうしたルールの重要な一部です。しかもタイミングは、タイミング制約を書くことだけの問題ではありません。注意すべき 3 つの異なる側面があります。

第一の側面は、ロジック設計そのもの、つまり Verilog(または VHDL)コードです。もちろん、ロジックが「十分に高速」でなければならないという当然の要件があります(より正確には、ロジック設計がクロックを所望の周波数で動作させることができる必要があります)。その上に、覚えておくべきことがいくつかあります。

• 適切な Verilog(または VHDL)を書くための基本的なルール、特に RTL パラダイムを守らなければなりません。そうでなければ、ツールはシンセサイザ(synthesizer)が生成するロジックに対して、タイミング制約を正しく適用できません。
• クロックドメイン間の受け渡し(clock domain crossing)には、適切な手法を使用する必要があります(詳細はこちら)。
• クロックは、混乱が起きないように整理されていなければなりません。特に、意図しないクロックドメイン間の受け渡しを避けることが重要です。

第二の側面は、タイミング制約を書くことです。この部分は非常に簡単なこともあれば、慎重な作業を要することもあります。別の設計からタイミング制約をコピーして、それで完了だと思うのは、よくある間違いです。特に、周期制約(period constraint)を 1 つだけコピーして済ませる場合がそうです。

第三の側面は、タイミングレポートを生成して読むことです。これは、ツールが本来の役割を果たしたこと、すなわち設計が確実に動作することを保証できることを確認するためです。これが最も難しい部分です。その理由はおもに、FPGA が内部でどのように動作するかの理解が必要だからです。タイミングレポートは、FPGA の最小の構成要素を単位として書かれています。したがって、FPGA についてのそのような理解がなければ、これらのレポートから有益な結論を導き出すのは困難です。

人々は通常、問題を解決するためにタイミングレポートを読みます。特に、ツールがタイミング制約の要件を達成できないときに読まれます。このような問題を解決するプロセスは、タイミングクロージャ(timing closure)と呼ばれます。最もよくある問題は、クロックの周波数がロジック設計にとって高すぎることです(同じことですが、ロジックがクロックに対して遅すぎるとも言えます)。

すでに述べたように、タイミング制約が満たされて、すべてが完璧に動作しているときでも、FPGA 設計のタイミングをときどき点検することを強くお勧めします。これは、特にタイミングレポートを確認することに加えて、タイミング制約がロジックのニーズを正確に反映しているかどうかを検証することも意味します。難しいのは、そうした点検には短期的な報いがないことです。点検には時間と労力がかかり、終わってみれば何も見つからないか、問題が見つかるかのどちらかです。したがって、点検が実り多いものであれば、それは実際には誰の目にも見えない問題を解決するための、さらなる作業を意味します。

タイミングに関するこの連載の構成

この連載は、あなたと FPGA ツールの暗黙の合意における第二と第三の側面に焦点を当てています。すなわち、タイミング制約を書くことと、タイミングレポートを読むことです。これらのスキルには、理論的な知識と実践的なツールの両方が必要です。

タイミング制約の実際的な面は、比較的学びやすいものです。難しいのは、制約の正確な意味と設計への影響を理解することです。この連載の次のページでは、基本的な理論的概念を説明します。その後のページでは、いくつかのタイミングレポートの例を使いながら、理論の説明を続けます。全体像はタイミング解析の細部にあります。

その次の 2 ページでは、最も重要で最も役に立つタイミング制約である周期制約(period constraint)を説明します。この 2 ページでは、タイミングレポートの重要度が高いため、タイミングレポートについて詳しく解説します。

その次の 2 ページでは、タイミングクロージャ(timing closure)を説明します。この話題をここで取り上げるのは少し早いかもしれませんが、これから続くテーマの目的を説明してくれます。続くテーマは、ロジックファブリック(logic fabric)に関連する SDC 構文のタイミング制約についての 5 ページと、それに続く I/O タイミング制約についての 2 ページです。

この連載の最後のページでは、既存の設計を点検します。そのページに新しい内容はありません。むしろ、すでに説明したテーマを繰り返します。ただし、今回は「点検すべき項目リスト」という形になっています。

トピックは、この連載を最初から最後まで通して読めるような順序で並べられています。ただし、すべてのトピックは互いに関連しているため、ページ間の参照も多くあります。

ここから先へ進むには、次のページが最適です。タイミング理論に目を通して損はありません。